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Intel Ponte Vecchio: 16 Chiplets bilden eine Xe-GPU für Supercomputer

(Foto: Anandtech)

Intel hat seine Sieben-Nanometer-Xe-Grafikmodule erläutert: Die heißen intern Ponte Vecchio, nutzen diverse Packaging-Techniken sowie Stapelspeicher und werden in multipler Form gekoppelt. Zusammen mit Sapphire-Rapids-CPU bilden sie die Basis des Aurora-Exaflops-Supercomputers.

Ein paar Informationen vorneweg: Das, was Intel als Xe alias Gen12 bezeichnet, ist die Architektur für die ersten eigenen modernen dedizierten Grafikchips seit dem i740 von 1998. Derzeit befinden sich mehrere Modelle in Entwicklung, wovon wenigstens vom DG1 (Discrete Graphics 1) bereits lauffähiges Silizium existiert. Für Supercomputer entwickelt Intel einen Sieben-Nanometer-Ableger, der Ponte Vecchio als Codename trägt und im kommenden Aurora steckt, dem ersten Exaflops-Supercomputer in den USA.

Auf der derzeit im US-amerikanischen Denver stattfindenden Supercomputing 2019 hat Intel ein paar Details zum Aurora und zum Ponte Vecchio genannt: Das System soll mehr als ein Exaflop erreichen und wird im Auftrag des US-Energieministeriums (Department of Energy, DoE) entwickelt, es soll 2021 im Argonne National Laboratory in Chicago in Betrieb genommen werden. Jeder Rechenknoten des Aurora besteht dabei aus sechs Sieben-Nanometer-Xe-Beschleunigern und zwei Xeon-CPU, für die Intel seine Sapphire Rapids mit Zehn++-Nanometer-Fertigung nutzt. Die Prozessoren binden DDR5-Arbeitsspeicher und nicht flüchtigen Optane-DC-Persistant-Memory an.

Jeder Ponte Vecchio kann direkt mit jedem Ponte Vecchio kommunizieren, Intel verwendet dazu eine Version des Compute Express Link (CXL) und verknüpft so cache-kohärent auch die beiden Sapphire-Rapids mit den Sieben-Nanometer-Xe-Beschleunigern. Die basieren auf einer Mischung aus 2.5D- und 3D-Packaging, genauer Intels eigenem EMIB (Embedded Multi Die Interconnect Bridge) und Foveros. Wie so etwas aussehen kann, zeigte Intel bereits im Juli 2019 anhand von Designs mit HBM2-Stapelspeicher und mehreren Logik-Dies auf einem Träger. Für Ponte Vecchio spricht der Hersteller generell von sehr viel und sehr schnellem On-Package-Cache alias Codename Rambo per Foveros und externem HBM2E oder HBM3 per EMIB.

Zu den weiteren Eigenschaften von Xe für Supercomputer hielt sich Intel zurück, allerdings werden die Chips die für das HPC-Segment unabdingbare Unterstützung von Berechnungen mit doppelter Präzision (Double Precision, FP64) bei hoher Geschwindigkeit aufweisen. Hinzu kommen flexible Matrix- und Vector-Engines, hier wird Intel typische Algorithmen wie Int8 und Bfloat16 für maschinelles Lernen in Hardware beschleunigen. Auf dem Aurora läuft Intels One-API-Software-Stack, der von CPU über FPGA und GPU allerhand Beschleuniger anspricht.

Nachtrag vom 18. November 2019, 8:30 Uhr

Auf der HPC Devcon 2019 hat Intel mehr zu Xe gesagt, das berichtet Anandtech: Erstmals unterschied der Hersteller öffentlich zwischen Xe(LP) für Notebooks, Xe(HP) als dediziertem Chip und Xe(HPC) für Server. Ein Ponte Vecchio besteht aus zwei Achter-Blöcken für zusammen 16 Chiplets, wobei die Anzahl an Execution Units offen bleibt. Die GPU werden per Xe-Link verbunden, dahinter verbirgt sich ein dedizierter Chip.

Autor des Artikels ist Marc Sauter.

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